倒计时设计Verilog代码Quartus仿真

名称：倒计时设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

要求

(1)按下按键S1,则红灯亮并且七段数码管显示14,然后每秒倒计时减1直至清零。

(2)若倒计时中途再次按下按键S1,则数码管立刻再次显示14,并每秒倒计时减1直至清零。清零后红灯熄灭绿灯闪烁(频率为4hz)

(3)外部输入脉冲信号频率为50mhz

(4)扩展不限,例如点阵显示“十四天”,等自由发挥

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

顶层模块

控制模块

显示模块

分频模块

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

整体仿真图

分频模块

控制模块

显示模块

部分代码展示:

module?luoshihong(
input?clk,//时钟50MHz
input?s1,//按键
output?led_red,//红灯
output?led_green,//绿灯
output?[7:0]?led_water,//流水灯
output?[2:0]?SEL,//数码管位选
output?[7:0]?SEG?//数码管段选
);
wire?clk_1KHz;//1KHz
wire?clk_4Hz;//4Hz
wire?clk_1Hz;?//1Hz
wire?[3:0]?data_one;//个位
wire?[3:0]?data_ten;//十位
//分频模块
div_clk?i_div_clk(
.?clk(clk),//50MHz
.?clk_1KHz(clk_1KHz),//1KHz
.?clk_4Hz(clk_4Hz),//4Hz
.?clk_1Hz(clk_1Hz)?//1Hz
);

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1096