可调倒计时器设计Verilog代码Quartus 开发板

名称：可调倒计时器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

功能：用2个数码管显示倒计时时间，每秒计时减1。初始时间为10秒，可以通过按键1修改初始时间，按键1按一次时间加10秒，加到90秒返回到10秒，按下按键2开始倒计时。计时到0停止计时。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在开发板验证，开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

1.工程文件

2、程序文件

3、程序编译

4、RTL图

5、仿真图

整体仿真图

分频模块

按键模块

控制模块

显示模块

部分代码展示:

//倒计时
module?down_cnt(
input?clk,?//时钟25.175?MHz，83pin
input?key_1,//按键控制十位
input?key_2,//按键开始倒计时
output?[7:0]?HEX0,?//数码管-低亮
output?[7:0]?HEX1??//数码管-低亮
);
wire?key_1_p;
wire?key_2_p;
wire?[3:0]?second_ten;//秒十位
wire?[3:0]?second_one;//秒个位
wire?clk_1Hz;
//分频模块，分频到1Hz
fenping?i_fenping(
.?clk_in(clk),//时钟25.175?MHz，83pin
.?clk_1Hz(clk_1Hz)?//1Hz
);
//按键消抖
key_jitter?i1_key_jitter(
.?clkin(clk),
.?key_in(key_1),//输入
.?key_negedge(key_1_p)//消抖后按键下降沿
);
//按键消抖
key_jitter?i2_key_jitter(
.?clkin(clk),
.?key_in(key_2),//输入
.?key_negedge(key_2_p)//消抖后按键下降沿
);

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1532