2ASK调制解调VHDL代码

2ASK调制VHDL

名称：2ASK调制解调VHDL（代码在文末付费下载）

软件：Quartus

语言：VHDL

要求：实现2ASK调制并进行解调

演示视频：

设计文档(文档点击可下载)：

顶层代码：

LIBRARY ieee;

USE ieee.std_logic_1164.all;

USE ieee.std_logic_unsigned.all;

--2ASK调制解调

ENTITY TWO_ASK IS

PORT (

sys_clock? ? : IN STD_LOGIC;--输入时钟

reset_p? ? : IN STD_LOGIC;--复位,高电平复位

tiaozhi_data? : IN STD_LOGIC;--输入调制信号

jietiao_data? ? ?: OUT STD_LOGIC--输出解调信号

);

END TWO_ASK;

ARCHITECTURE behave OF TWO_ASK IS

--2ASK调制模块

COMPONENT tiaozhi IS

PORT (

sys_clock? ? : IN STD_LOGIC;--系统时钟

reset_p? ? : IN STD_LOGIC;--复位,高电平复位

tiaozhi_data? : IN STD_LOGIC;--输入调制信号

ASK_data? ? ?: OUT STD_LOGIC--输出ASK信号

);

END COMPONENT;

--2ASK解调模块

COMPONENT jietiao IS

PORT (

sys_clock? ? ?: IN STD_LOGIC;--输入时钟

reset_p? ? ?: IN STD_LOGIC;--复位,高电平复位

ASK_data? ? ? : IN STD_LOGIC;--输入ASK信号

jietiao_data? : OUT STD_LOGIC--输出解调信号

);

END COMPONENT;

SIGNAL ASK_data? ? : STD_LOGIC := '0';--ASK信号

BEGIN

--例化调制模块

i_tiaozhi : tiaozhi

PORT MAP (

sys_clock? ?=> sys_clock,

reset_p? ?=> reset_p,--高电平复位

tiaozhi_data? => tiaozhi_data,--输入调制信号

ASK_data? ?=> ASK_data--输出ASK信号

);

--例化解调模块

i_jietiao : jietiao

PORT MAP (

sys_clock? ?=> sys_clock,

reset_p? ?=> reset_p,--高电平复位

jietiao_data? => jietiao_data,--输出解调信号

ASK_data? ?=> ASK_data--输入ASK信号

);

END behave;

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