基于FPGA的蜂鸣器控制模块设计VHDL代码ISE仿真

名称：基于FPGA的蜂鸣器控制模块设计VHDL代码ISE仿真

软件：ISE

语言：VHDL

代码功能：

蜂鸣器控制模块

1、按键1按下，蜂鸣器输出频率1。

2、按键2按下，蜂鸣器输出频率2。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. 管脚分配

5. Testbench

6. 仿真图

部分代码展示:

LIBRARY?ieee;
???USE?ieee.std_logic_1164.all;
???USE?ieee.std_logic_unsigned.all;
ENTITY?beep?IS
???PORT?(
??????clk?????:?IN?STD_LOGIC;--时钟50M
??????key1????:?IN?STD_LOGIC;--按键1
??????key2????:?IN?STD_LOGIC;--按键2
??????buzzer??:?OUT?STD_LOGIC--蜂鸣器
???);
END?beep;
ARCHITECTURE?behave?OF?beep?IS
???--定义信号
???SIGNAL?cnt_1?:?INTEGER?:=?0;
???SIGNAL?cnt_2?:?INTEGER?:=?0;
???SIGNAL?clk_1?:?STD_LOGIC?:=?'0';
???SIGNAL?clk_2?:?STD_LOGIC?:=?'0';
BEGIN
???PROCESS?(clk)
???BEGIN
??????IF?(clk'EVENT?AND?clk?=?'1')?THEN
?????????IF?(cnt_1?>=?5000)?THEN--计数5000
????????????cnt_1?<=?0;
????????????clk_1?<=?NOT(clk_1);--时钟clk_1翻转，输出5KHz信号
?????????ELSE
????????????cnt_1?<=?cnt_1?+?1;
?????????END?IF;
??????END?IF;
???END?PROCESS;

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