秒表的设计Verilog代码Quartus 远程云端平台

名称：秒表的设计Verilog代码Quartus? 远程云端平台

软件：Quartus

语言：Verilog

代码功能：

基于FPGA的秒表的设计

用quartus ii软件Verilog HDL语言设计基于FPGA的秒表的设计，要求计时2分钟并用数码管显示毫秒、秒、分;同时可以用一个开关控制来记录三组时间并显示;三组记录时间通过各自的开关可以控制其暂停和开始。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在远程云端平台验证，远程云端平台如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 管脚分配

6. 仿真图

部分代码展示:

//设计基于FPGA的秒表的设计，要求计时2分钟并用数码管显示毫秒、秒、分;
//同时可以用一个开关控制来记录三组时间并显示;
//三组记录时间通过各自的开关可以控制其暂停和开始。
module?Digital_clock(
input?clk_in,//晶振
input?start_stop_key,//跑表/暂停
input?reset,//跑表复位
input?store_1_key,//组1存储
input?store_2_key,//组2存储
input?store_3_key,//组3存储
input?call_1_key,//组1回调
input?call_2_key,//组2回调
input?call_3_key,//组3回调
output?beep,//声音提示
output?LED,//LED提示
output?[7:0]?SEG1,//段选显示
output?[3:0]?SEL1,?//位选显示
output?[7:0]?SEG2,//段选显示
output?[3:0]?SEL2?//位选显示
);
wire?[7:0]?stopwatch_Millisecond;//10毫秒
wire?[7:0]?stopwatch_second;//秒
wire?[7:0]?stopwatch_minute;//分
wire?store_1;//组1存储
wire?store_2;//组2存储
wire?store_3;//组3存储
wire?start_stop;
wire?clk_100Hz;
//按键检测
key_rise?i1_key_rise(
.?clk(clk_in),?????
.?key_in(store_1_key),//输入按键
.?key_out(store_1)//输出按键上升沿
);
//按键检测
key_rise?i2_key_rise(
.?clk(clk_in),?????
.?key_in(store_2_key),//输入按键
.?key_out(store_2)//输出按键上升沿
);

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1292