芯耀
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AMD CEO苏姿丰在2025年 4月14日与台积电董事长魏哲家的联合发布会上，全球首秀了基于Zen6 架构的第六代霄龙（EPYC）处理器代号为Venice（威尼斯），这标志着AMD在高性能计算（HPC）领域的又一次重大突破。
现场，苏姿丰与台积电董事长兼总裁魏哲家一起手持Venice CCD，共同宣布了里程碑的一刻。
AMD表示，Venice预计将在2026年如期上市，有望早于传统使用台积电最新节点用户的苹果。
台积电?2nm?制程的颠覆性优势
性能与能效跃升：Venice?采用台积电N2（2nm?级）制程，基于全环绕栅极（GAA）纳米片晶体管技术，相比前代?3nm?工艺，性能提升?15%，功耗降低?35%，晶体管密度提高?15%。这一提升使?Venice?在?AI?训练、HPC?等算力密集型场景中能效比显著优化，例如在数据中心可减少?30%?的能耗。
产能与良率保障：台积电?2nm?工艺已进入量产阶段，良率达?60%，月产能预计?5?万片，最大设计产能?8?万片。AMD?作为台积电?2nm?工艺的首位?HPC?客户，将优先获得产能支持，确保?Venice?在?2026?年如期上市。
Zen6?架构的核心升级
Chiplet?设计革新：Venice?延续?AMD?的?Chiplet（小芯片）设计，但采用3D?堆叠技术，将计算核心（CCD）直接堆叠在?I/O die?上，通过硅桥互连（Silicon Interposer）实现更低延迟和更高带宽。这一设计使核心间通信延迟降低?40%，内存带宽提升至?614GB/s。
核心规模突破：根据业界挖掘，Zen6?的?CCD（Core Complex Die）核心数从?Zen5?的?8?核提升至?12?核，总核心数可能达到128?核?256?线程（双路配置），远超Intel至强Clearwater Forest?的128?核。此外，Venice?支持PCIe 6.0 x128?通道和DDR5-6400?内存，单插槽内存容量达?6TB，满足?AI?服务器对高带宽的需求。
AI?加速能力：Venice?集成AI?引擎，支持?FP8?精度运算，在自然语言处理（NLP）和推荐系统等任务中性能较?Zen5?提升?2?倍以上。AMD?计划在?2026?年推出基于?Zen6?的?HBM3e?集成处理器，进一步强化?AI?训练能力。
瞄准?AI?服务器市场
北美云服务商订单：Venice?已获得?AWS、Azure?等北美云服务商的订单，用于部署下一代?AI?训练集群。其?128?核配置和低功耗特性，可使?AI?服务器的总体拥有成本（TCO）降低?30%。
中国市场布局：AMD?通过定制化设计（如支持国产操作系统），切入中国?CSP（云服务提供商）供应链，预计?2026?年中国区营收占比提升至?40%。
高性能计算?HPC?领域
超算中心合作：Venice?已被美国阿贡国家实验室、欧洲?LUMI?超算中心选为下一代系统的核心处理器，在?TOP500?榜单中的份额有望从?Zen5?的?22%?提升至?35%。
科学计算优化：Venice?支持双精度浮点运算和量子计算模拟，在气候建模、药物研发等领域性能较?Intel?至强领先?40%。
