一文讲透JESD204B时钟方案

JESD204B时钟方案与传统时钟方案有何不同呢？在传统系统中，每个转换器和逻辑器件都有一个时钟。

下图左侧部分展示了ADC和FPGA接收信号时钟的情况。数据的同步工作由用户自行负责。在JESD204B系统中，每个转换器和逻辑器件都有一个器件时钟和一个系统参考信号（SYSREF）。

下图的右侧部分展示了ADC和FPGA都接收到一个器件时钟和SYSREF的情况。

在JESD204B中，采样时钟实际上可能是器件时钟的分频时钟。JESD204B的其他时钟，比如帧时钟和本地复帧时钟，也都是从器件时钟派生出来的。SYSREF会通知接收器重置这些分频器。重置后，这些时钟与系统中的所有其他时钟之间就具有确定性。当JESD204系统已经实现确定性同步后，用户就可以知道在本地复帧时钟（LMFC）周期内的采样时间间隔。

什么是JESD204呢？它是一项标准，用于在数据转换器和逻辑器件（如FPGA或ASIC）之间实现串行接口。从版本B发布以来，该标准取得了重大进展，增加了对确定性延迟的支持。我们将使用JESD204B这个术语来指代B和C两个版本，因为这两个版本在时钟要求方面是一致的。JESD204C允许更高的数据通道速率，但在时钟方面的考虑上，B和C两个版本是相同的。

JESD204B的时钟同步有三个操作子类。我们可以忽略子类0，因为它不支持器件时钟之间的确定性延迟。子类2提供确定性定时，使用一个同步（SYNC）信号来实现双重目的，该信号请求一个初始化序列，用于对齐数据串行器和解串器。这种方法不适用于较高频率的情况，而且不像子类1那么常用。本文的其余部分将遵循子类1的操作方式。

子类1使用外部的SYSREF定时信号来提供确定性延迟。基本思路是，在SYSREF的上升沿之后，器件时钟的下一个上升沿成为一个时间参考点，并且内部的分频器可以重置为起始值。有时需要不止一个SYSREF的边沿来重置所有必要的元件，以实现相位的确定性。

使用子类1时，SYSREF可以连续发送。这对于调试和测量很有好处，但可能会产生各种噪声并消耗额外的功率。在后面的文章中，我们将看到在交流耦合SYSREF时如何暂时使用连续模式。也可以使用单个单次触发，或者短时间连续发送的SYSREF时钟来同步JESD204B系统。然而，有时可能需要在SYSREF之间对SYSREF接收器件进行重新编程，以屏蔽JESD204B接收器的不同元件。在这种情况下，能够发送有间隔的周期性SYSREF，或者与相同的本地复帧时钟定时对齐的后续单次触发信号是很重要的。

JESD204B系统的一个设计优势是减少了传输转换器数据所需的数据走线数量。此外，也不需要对数据走线进行走线长度匹配。

在这里，你可以非常清楚地看到JESD204B带来的PCB设计简化。你是更愿意对左边的走线进行布线，还是右边的呢？

JESD204B的另一个优点是所有器件时钟频率可以相同，因为接收器内部的分频器会将器件时钟降低到所需的频率。这消除了在时钟器件以及PCB上器件时钟之间产生串扰的可能性。然而，一些串行解串器（SSC）可能无法接受某些转换器能够处理的高时钟速率，所以可能仍然需要时钟IC来产生一个较低频率的时钟。

对于JESD204B子类1要实现确定性，这个关键信号（SYSREF）必须在每次上电时，相对于系统中的所有其他器件时钟和SYSREF，确定性地标记相同的器件时钟上升沿。这是JESD204B时钟方案的一个关键点，通过将SYSREF的上升沿置于SYSREF有效窗口内来实现。SYSREF有效窗口由每个器件的最小和最大建立时间来定义。通常，最大建立时间被认为是器件时钟周期减去保持时间。

一般来说，SYSREF的边沿被设计在SYSREF有效窗口内，这样在标记预期的器件时钟时就不会出现错误。但是，如果违反了建立时间和保持时间的要求，标记了不同的器件时钟边沿会怎么样呢？假设SYSREF时钟延迟了，并且标记了下一个（+1周期）的器件时钟。可以这样理解这种情况，即器件时钟在数字上偏移了整整一个器件时钟周期。对于某些系统来说，这是不可接受的。而其他一些系统可能能够识别出明显的器件时钟偏移的发生，然后将数据调整一个器件时钟周期，以消除这种数字偏移。

为了将SYSREF的边沿置于不同的SYSREF有效窗口内，根据所使用的时钟器件的不同，可能会有不同的定时调整选项。器件时钟定时调整通常用于减少器件时钟之间的偏移，而不是将SYSREF置于有效窗口内。进行SYSREF定时调整是为了将SYSREF时钟边沿置于SYSREF有效窗口内。两种常见的延迟调整实现方式是数字延迟和模拟延迟。

数字延迟被认为是一种粗略的定时调整。接下来的几张图片将展示不同的情况，以计算SYSREF时钟到有效窗口边沿的余量。数字延迟步长与驱动用于SYSREF输出的分频器的时钟周期相关，这个时钟可能是VCO的时钟。例如，一个3GHz的时钟，其半步调整大约是166.7ps。

模拟延迟被认为是一种精细的定时调整，通常每一步提供10到150ps范围内的定时调整。一般来说，当包括模拟延迟调整时，与仅使用数字延迟相比，在不同的环境条件下定时变化会更大。

现在来看一个例子，在这种情况下，SYSREF有效窗口大于延迟步长的3倍。数字延迟步长大约是166.7ps，这是VCO时钟的半周期。通过从器件时钟周期中减去转换器数据手册中规定的建立时间和保持时间，计算出SYSREF有效窗口的大小后，我们发现，无论器件时钟和SYSREF走线之间的偏移如何，在SYSREF有效窗口内都会有三种数字延迟设置。

当至少有三种延迟调整设置落在有效窗口内时，可以选择中间的那个选项，并且系统将至少有一个延迟步长的余量。只要器件时钟与SYSREF之间的偏移变化小于步长，就可以确保确定性定时。

在第二个例子中，假设SYSREF有效窗口小于延迟调整大小的3倍。在这种情况下，并不总是能够使三种数字延迟设置都落在SYSREF有效窗口内。现在最糟糕的情况是，当器件时钟和SYSREF之间的偏移导致有两种延迟调整设置与SYSREF有效窗口的每一个边沿距离相等时。此时余量的计算公式为：（SYSREF有效窗口-延迟步长÷2。只要器件时钟和SYSREF之间的偏移小于这个值，SYSREF就具有确定性。

在这个例子中，有效窗口为300ps，减去200ps的延迟步长再除以2，得到的余量是50ps。当计算余量时，如果延迟步长不均匀，应该在计算中使用最小或最大延迟步长，以确保在最坏情况下也有足够的余量。

既然我们已经讨论了为确保SYSREF处于有效窗口内的定时方面的考虑因素，现在让我们来看看如何连接这些时钟。器件时钟可以采用交流耦合或直流耦合的方式。交流耦合器件时钟是很常见的，因为这样消除了共模要求。然而，选择使用交流耦合还是直流耦合会影响SYSREF在系统中的使用方式。

直流耦合是最简单的方式，因为它允许使用单个脉冲来同步系统。在采用直流耦合时，必须注意确保时钟输入端的共模电压是合适的。LVPECL的例子展示了将发射极电阻拆分为电阻Rs和Rb，这样通过分压可以将共模电压降低到可接受的输入电平。

如果为SYSREF选择了交流耦合接口，单个或少数几个脉冲将不足以使时钟信号达到直流平衡，因此必须使用连续的SYSREF。当使用交流耦合的SYSREF时，需要遵循以下步骤：第一步，开启SYSREF；第二步，等待时钟线路上的直流平衡；第三步，通常通过对JESD204B接收器中的寄存器进行编程（使其开启和关闭），让接收器进行同步；第四步，再次关闭SYSREF，这样就可以使用交流耦合的方法来同步系统。

最后总结一下：JESD204B通过引入SYSREF信号与器件时钟的确定性同步机制，显著简化了高速数据接口的时钟设计，消除了传统方案中多时钟独立布线的复杂性。其子类1通过SYSREF边沿与器件时钟的确定性关系实现相位对齐，支持灵活的数字/模拟延迟调整以应对建立时间约束。时钟耦合方式（交流/直流）的选择直接影响同步策略，直流耦合简化单脉冲同步，而交流耦合需依赖连续信号实现直流平衡。整体方案在减少PCB布线约束的同时，通过确定性同步机制保障了多通道数据的一致性，为高速转换器与逻辑器件的集成提供了高效时钟架构。